ISEの起動Project Navigatorを起動してください。各ウィンドウの名称 新規プロジェクトの作成File > New Projectをクリックします。次にプロジェクト名とプロジェクトの場所を指定し、Nextをクリックします。  次にプロパティを次のように指定し、Nextをクリックします。
 以降の設定は変更せずにNextをクリックし、プロジェクトを作成します。 ソースファイルの追加ソースウィンドウ内で右クリック > New Sourceをクリックします。次にファイル名を入力し、Verilog ModuleをクリックしNextをクリックします。  以降の設定は変更せずNextをクリックし、ソースファイルを作成します。 論理合成プロセスウィンドウ内のSynthesize -XSTをダブルクリックします。  Synthesize中にエラー、警告が出た場合、ログウィンドウ内に表示されます。エラーがなく、Synthesizeが終了すると、Synthesize -XSTの頭に緑のチェックマークがつきます。 テストベンチの作成テストベンチはWaveformを用いる方法か、Verilogで記述する方法の2通りあります。 生成されたテストベンチは、ソースウィンドウ > * Simulationを選択すると表示されます。 Waveformソースウィンドウ内で、シミュレーションをしたいソースファイルを右クリックし、New Sourceをクリックします。 次にファイル名を入力し、Test Bench WaveformをクリックしNextをクリックします。  次に、クロック、テスト時間の設定を行います。クロックの周期はあまり小さいものにしないでください。Finishをクリックするとテストベンチが生成されます。  テストベンチ内で、信号をクリックし値を設定してください。  テストベンチ内を右クリックすると、ズームやクロックの再設定などが行えます。 VerilogVerilogで記述されたテストベンチは、Waveformに比べ以下の特徴があります。
ソースウィンドウ内で、シミュレーションをしたいソースファイルを右クリックし、New Sourceをクリックします。 次にファイル名を入力し、Verilog Test FixtureをクリックしNextをクリックします。  次にテストしたいモジュールを選択し、Nextをクリックし、テストベンチを追加します。 ソースファイル同様に、作成されたファイルにテストベンチを記述します。テストベンチの例は、課題1.3を参照してください。 ISimを用いたシミュレーションソースウィンドウ内で、Source for 内から* Simulationを選択します。  Behavioral Simulationを選択すると、ソースファイルのみを解釈しシミュレーションを行います。中間ファイルを生成しないため、素早くシミュレーションを行うことができますが、シミュレーション結果と実際に生成されたビットファイルの挙動が異なる場合があります。 それ以外のSimulationでは中間ファイルを元にシミュレーションを行います。中間ファイルを元にしているため、よりビットファイルの挙動に近いシミュレーションを行うことができます。しかし、中間ファイルを生成するためにSynthesizeとImplementを実行するため、多くの時間がかかります。 ソースウィンドウ内でテストベンチを選択し、Simulate * Modelをダブルクリックすると、シミュレーションが行われ波形が表示されます。   右クリックかツールバーからズームを行うことができます。信号を右クリックすることで、表示される数値の基数を変更することができます。 下位モジュールの信号を見たい場合は、Processウィンドウ > Sim Hierarchy 上で信号を右クリック- > Add to Waveform をクリックすることで、信号を追加することができます。追加した信号の波形を見るためには、再度シミュレーションを走らせてください。  回路データ(ビットファイル)の生成シミュレーションによる動作確認を行い、問題が無ければFPGAにダウンロードするための回路データを作成するために、プロセスウィンドウの Generate Programming File をダブルクリックします。  処理が正常に終了すると、プロジェクトと同じディレクトリ内に回路データ(拡張子は.bit)が生成されます。 |