第一週

1. FPGAにおける回路設計の概要

FPGAとはField Programmable Gate Arrayの略称で、回路データをダウンロードすることにより回路構成を自由に定義することができるゲートアレイを指します。さらにFPGAは再構成可能なデバイス(Reconfigurable Device)の１つであり、新たな回路データをダウンロードすることで内部構成を何度でも書き換えることができ、電源の供給を絶つことで容易に内部構成をリセットできるという特徴を持ちます。

回路データ(ビットファイル(.bit)) は、ハードウェア記述言語（HDL）により書かれたプログラム、あるいは回路図を専用のCADツールでコンパイルすることによって作成します。本実験ではHDLの１つであるVerilog HDLを使用します。 

回路データをFPGAにダウンロードするには、専用のソフトを用いてPC から転送します。PCからダウンロードを行う場合、一般的には専用のダウンロードケーブルやPCI バスを通して FPGAへデータを転送します。本実験ではPCIバスを通じてダウンロードを行います。


2. 具体的な設計の流れ

FPGAでは一般的に以下のフローに従い回路設計を行います。

flow

HDLや回路図を用いて設計した回路はCADツールによってネットリスト等の中間データに変換されます。その中間データを用い、信号線の波形などをシミュレーションすることで回路のデバッグを行います。また、中間データから回路データを生成でき、これをFPGAにダウンロードすることで実際の動作確認を行います。

本実験においては、次のような流れで設計を行います。

  1. ISEを用いてVerilog HDLでソースに動作を記述する
  2. テストを作成する
  3. ISimを用いてビヘイビアシミュレーションを行い、デバッグする
  4. UCF (User Constraints File) を記述しピンアサインを行う(今後の課題では既にUCFを作成してあるので、この工程を行う必要はない)
  5. 論理合成する (Synthesize)
  6. ISimを用いてポストルートシミュレーションなどを行い、デバッグする
  7. 配置配線を行う(Implement)。回路構成データ (ビットファイル(.bit)) を作成する
  8. 回路データをFPGA にダウンロードする
  9. 動作確認する

3.ツールの使用法

ISEの使い方を参照してください。

4.課題